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基于Verilog的BCH(4148, 4096, 9)编码器-金沙1005com-js910金沙

笔墨:[大][中][小] 2015-3-2    阅读次数:1327    

  编码时,4096信息比特经由编码器模块,编码后获得52个校验比特,这些校验比特附着正在原始的4096个信息比特的前面,构成4148个编码比特,然后从编码器递次天输出。下图是BCH编码器的事情道理:4096比特原始信息数据由线性反应移位寄存器最右侧输入,在前4096个时钟周期开关a闭合,信息位间接输出,正在输出的同时,旌旗灯号乘以x后送入线性反应移位寄存器。前4096拍完毕时,线性反应移位寄存器的内容就是余式。因而在后4148-4096个时钟,开关b闭合,输入接0,余数顺次移位输出,从而获得52比特的冗余位。

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基于Verilog的BCH(4148, 4096, 9)编码器时序图


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